سال انتشار: ۱۳۹۰

محل انتشار: نوزدهمین کنفرانس مهندسی برق ایران

تعداد صفحات: ۶

نویسنده(ها):

محسن کفاش – دانشگاه تحصیلات تکمیلی صنعتی کرمان
محسن صانعی – دانشگاه شهید باهنر کرمان

چکیده:

امروزه با بزرگتر شدن تراشههای دیجیتال و تمایل روز افزون به استفاده از معماری خط لوله، فلیپفلاپها کاربرد زیادی پیدا کردهاند وضمن افزودن بار خازنی به شبکه کلاک و افزایش توان مصرفی این شبکه، بخش قابل توجهی از توان مصرفی تراشه را نیز به خود اختصاص داده- اند. لذا کاهش توان مصرفی این مدارات اهمیت زیادی در کاهش توان مصرفی کل در یک تراشه دارد. در این مقاله ساختار جدیدی برای فلیپ- فلاپها ارائه شده است که ضمن کاهش بار خازنی اضافه شده به شبکه کلاک، توان مصرفی در فلیپفلاپ را نیز کاهش میدهد. فلیپفلاپ ارائه شده در این مقاله از نوع تحریک شونده با پالس و حساس به هر دو لبه کلاک است. در این فلیپفلاپ تا زمانی که داده ورودی ثابت باشد با وجود اعمال کلاک هیچ سوئیچینگ اضافی در گرههای داخلی مدار ایجاد نمیشود و توان اتصال کوتاه نیز به حداقل رسیده است که باعث کاهش توانمصرفی مدار شده است. این مدار با ۳ مدار دیگر مقایسه شده است که شبیه سازیهای انجام شده با استفاده از نرم افزار HSpice درتکنولوژی ۶۵nm نشان میدهد که توان مصرفی این مدار در مقایسه با سایر مدارها حدود ۲۵ % الی ۳۰ % کاهش یافته است، در حالی که تعداد ترانزیستورها نیز کاهش یافته است.