سال انتشار: ۱۳۹۰

محل انتشار: چهاردهمین کنفرانس دانشجویی مهندسی برق ایران

تعداد صفحات: ۶

نویسنده(ها):

وحید لطف اللهی کلجاهی – دانشگاه آزاد اسلامی واحد قزوین
حمیدرضا بخشی – دانشگاه آزاد اسلامی واحد قزوین

چکیده:

کدگشای به دلیل کارایی خیرهکنندهاش در بهحداقل رساندن نرخ خطای بیت، در اکثر سیستمهای مخابراتی مورد استفاده قرار میگیرد. در این مقاله طراحی و پیادهسازی قسمتهای مختلف کدگشایVITERBI در قالب بلوکهای سختافزاری بهینه مورد بررسی قرار گرفته است. مهمترین مشخصه طراحی در این پیادهسازی، استفاده از نرخ کد۱/۲ و طول محدودیت ۹ میباشد. هسته پردازشی مورد نظر توسط نرم افزار ALDEC RIVIERA-PROو با استفاده از زبان Verilog توصیف و شبیهسازی شده است.