سال انتشار: ۱۳۹۱

محل انتشار: چهارمین کنفرانس مهندسی برق و الکترونیک ایران

تعداد صفحات: ۷

نویسنده(ها):

شاهین جوان شجاع واحد – دانشگاه آزاد اسلامی واحد اراک

چکیده:

یکی از تنگناهای موجود در برابر کارایی سیستم، مصرف توان بوده است که به عنوان یکی از ۳ چالش اصلی در زمینه طراحی فناوری نیمه هادی ها معرفی شده است. در عمل، بخش اعظم توان در تراشه ها، توسط سیستم زمان بندی کلاک تشکیل یافته از شبکه توزیع زمان و فلیپ- فلاپ ها، مصرف می گردد. در این مقاله، فناوری های طراحی مختلف برای سیستم زمان بندی کلاک با توان پایین ارائه شده است. در میان این فناوری ها، روشی مؤثر به منظور کاهش ظرفیت بار کلاک توسط به حداقل رساندن تعداد ترانزیستورهای زمان بندی شده ارائه می شود. به منظور دستیابی به این هدف، در این مقاله یک زوج فلیپ – فلاپ مشترک جدید زمان بندی شده با کلاک، که تعداد ترانزیستورهای آن را تقریباً به میزان ۴۰% کاهش داده، معرفی می شود. در نتیجه، توان مصرفی نیز برای زمان بندی ۲۴% کاهش می یابد. در ضمن، به منظور ساخت سیستم های زمان بندی کلاک با نوسان کم و با دو لبه پالس، فلیپ- فلاپ مورد نظر بسیار مؤثر واقع می گردد.