سال انتشار: ۱۳۸۳

محل انتشار: دهمین کنفرانس سالانه انجمن کامپیوتر ایران

تعداد صفحات: ۸

نویسنده(ها):

وحید جمشیدی گوهرریزی – دانشگاه علم و صنعت ایران
مهدی دهقان – دانشگاه صنعتی امیرکبیر
رضا برنگی – دانشگاه علم و صنعت ایران

چکیده:

امروزه می توان به کمک معماری تراشه شبکه ای طراحی سیستمهای با پیچیدگی بالا را براساس مرتبط کردن هسته ها و مولفه های از پیش طراحی شده انجام داد اما درساخت این تراشه ها هنوز مشکلاتی نظیر هزینه ارتباطات بین مولفه ها و احتمال بروز خطاهای غیرقابل پیش بینی در مولفه ها و مدارات ارتباطی وجود دارد از این رو تحمل پذیری خطا در ارتباطات نقش مهمی در گسترش معماری تراشه شبکه ای دارد در این مقاله الگوریتم جدیدی جهت افزایش قابلیت تحمل پذیری خطا درتراشه های شبکه ای پیشنهاد شده است و کارایی این الگوریتم نسبتبه الگوریتم های قبلی مانند سیل آسای احتمالی سیل آسای جهت دار مارپیچی مقایسه شده است نتایج شبه سازی نشان میدهد الگوریتم های سیل اسا سربار ارتباطی زیاد و سطح تحمل پذیری خطا بالایی را ایجاد می کنند در مقابل الگوریتم مارپیچی سربار ارتباطی پایین و همچنین سطح تحمل پذیری خطا نسبتا پایینی دارد.